Tag: Verilog

Adv. Verilog Parametric Code Snippets

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Who needs those fangled Scala-HDLs, when they can use generate in Verilog2001.

— Sun Tzu

TOC / Nov.25.2021

  1. Parallel Combinational Maxima Function
  2. SAR Controller
  3. CLA
  4. Combinational Leading Zero Counter
  5. Barrel Shifter

Key Points:

  • Recursion is possible
  • Functional programming mindset helps (dig up your copy of SICP!)
  • Use the netlist optimization functionality of your toolchain effectively (we can safely assume that all unused outputs, and all constant inputs can be optimized-out post synthesis)

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HDSP2000点屏

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占着坑，这周末把它写了，下周直接拿去水数字系统课作业（（

前言

简单来说动机是这样的：这学期我们有一门数字系统设计的课：每个人发了FPGA实验板子（Ego1 ，芯片是Aritx7系列的），结合实验一起讲Verilog语言。不幸的，我们班80多人，只有我一个没有领到板子。那我就有理由好好用一把自己吃灰已久的XUPV5了不是（x

此前做过一些FPGA开发，也一直停留在做超小系统的级别（比如那个至今没时间填完坑的HP35复刻）。我意识到自己的问题不是说不会用还是怎么的，主要是懒和过度担心，有些时候有些问题明明是安静写那么一段时间就能写出来的，我却经常选择回避或者单纯的kill time，不干正事。现在我感觉有必要给自己找些小模块，花几个小时硬逼自己一个一个一口气不中断地写完，作为练习。

这次我们留了一个作业，基本还是在教同学们怎么用case写查找表，最终来驱动一组段码LED。我的开发板上并没有段码LED，而且我觉得如果我也做一个段码LED那就太无聊了，不如设计一个比较精致的HP字符LED屏控制器，然后再画一个PCB，做成XUPV5上那个LCD模块的形状，将它替代掉？

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