Category: 实作 / Hands on

前几天猛然发现自己的网站已经挂了，在法师帮助下修好之后意识到自从6月毕业以来就基本没再发过什么东西。当然主要还是因为自己作为失学儿童这段时间把精力放到补习基础知识和生活技能上去了…

言归正传，作为存活证明，今天来聊聊Verilog里Generate这功能。虽然我一直不是很喜欢Verilog，因为这个语言相比于VHDL去除了很多对可读性有较大帮助的功能，同时仍然很啰嗦：阅读OpenSparc的代码几乎让我吐了出来，每个模块所实现的逻辑很简单，但这些逻辑却被埋没在海量的胶水代码里了……吐槽放一边，由于传播和交流上的方便，Verilog仍然是现在最流行的语言，尤其是在国内。虽然一些如Bluespec这样的语言已经大大改善了Verilog的别扭之处，很多时候还是直接用Verilog比较顺手。为了写出更漂亮的，更有复用性的代码，能把Generate和System Task/Function （以后有机会再说）这样强有力的武器用起来就再好不过了。

国内网站上似乎没有太多实际使用的例子，可能主要还是因为大部分博文关注的还是更高级的功能组合的实现过程。而Generate这个功能通常是在一些比较底层的地方使用，用来减轻重复敲代码的麻烦。最重要的是它可以很轻松地实现一些参数化设计（Parameterized Design）。我曾经见过有人在Virtuoso里徒手画了一个32位的独热码转二进制电路，这个工作量想想就很不健康……如果换作Generate，这样的电路可以仅用数行代码就实现。