自己的FAQ

总结了一下在学习电子过程中平时想到的一些问题以及后来找到的解答。我平时不太思考太困难的问题,因此这个FAQ的水平也不会是满页公式的论文,更像是漫谈。读者大致能看出这些问题有显著的层次差异,这主要是想出该问题的时间点我所处的思考深度的原因。处于方便起见做成了大杂烩,以下内容可能不会很明显区分什么级别或时间段。

该列表无限更新,按更新时间顺序排列(最新的在第一个),折叠状态下只显示第一个,其他的请点开查看。能找到Reference的会列出来,没列的主要是因为那是一种业内常识或者是大部分资料都有所覆盖的。


Q008. MOS采样电路和二极管采样电路的区别?

Q007. CDR的原理?为什么需要边沿检测?

Q006. 7400逻辑门最快的是哪个系列?

Q005. 为何芯片内布线有时也会采用45度走线?

Q004. 既然大部分书籍都说BJT的速度,效率等都领先于MOSFET,为何市面上大部分开关电源都使用MOSFET?

Q003. BiCMOS有何优点?能否直观地表示出来?

Q002. 为何早期的MOS数字电路采用反直觉的PMOS+负逻辑电平来做?

Q001. 为何硅bipolar工艺中放大器少采用闭环架构?

Q000. 为何市面上的各类放大器不能仅用增益带宽积(GBW)表征,还要加入诸如压摆率(SR)这样的辅助指标?


Q008. MOS采样电路和二极管采样电路的区别?

采样的实质:信号与梳状函数的卷积运算

实际应用中会稍微复杂一些:产生理想的梳状函数困难,Zero-Order Hold则假设能够做到瞬时的采样。在现实中,采样过程通常如(c)所示。(b)在频域可看作是(a)乘上了一个Sinc函数(也就是所谓的Sinc失真,在一些应用场合需要进行补偿,ADC中不需要补偿)

“开关采样电路”,实质是一个时钟脉冲(想象为一个并不完美的梳状函数),经过开关器件的放大后,与输入信号相乘,并在接下来的时间里保持。这个过程看上去是非常不线性的过程,图像如上图的(c),但实际上将这个图像拆成两个部分:采样(大多数应用中亦是跟踪)和保持,就可以使用完全线性的方法分析,并写出时域,频域的解析表达式。

最基础的两个经过优化的采样开关设计

上图:用MOS管作为开关,使用了传输门以减少阻抗随输入电压变化导致的非线性

下图:用四个二极管作为开关,D5和D6是为了防止Q1和Q2进入饱和区,B1是一个跟随器,目的是减少D5和D6接入一个固定偏置电压时,在跟踪和保持模式间切换时X和Y点的电压波动。

这两个电路的特性对比如下:

  • 二极管开关的导通电阻小于MOS,而小电阻的MOS需要非常大的宽长比,除了增大寄生电容,还会使电荷注入,时钟馈通的问题更加严重。
  • 二极管开关的导通电阻和电荷注入效应随输入电压的变化没有MOS那么严重。这使得在开环设计中,二极管开关的精度更高。
  • Fig.2.14所示的二极管开关电路,对时钟的幅度要求远低于MOS开关,使得边缘陡峭的时钟更容易实现。并且因为与Fig.2.14相配合的ECL电路通常具有低于MOS的噪声,二极管开关能实现更低的抖动。
  • MOS开关电路的输入范围大于二极管的。
  • MOS开关,在输出电流很小的情况下,几乎没有直流偏移;而二极管开关主要因为器件失配和电流源失配,会有明显的偏移。
  • 简单的设计之间比较来看,二极管采样电路通常需要较多器件才能工作,且功耗很大;而MOS电路功耗低,器件数量少。如果一个系统中需要大量的采样开关,MOS开关有成本和功耗优势。

[Ref: B. Razavi - Principles of Data Conversion System Design]

Q007. CDR的原理?为什么需要边沿检测?

两种典型的双环CDR[Behzad Razavi - Design of Integrated Circuits for Optical Communications, Second Edition],该鉴频电路(由三个DFF加一个LPF组成,右图有一个箭头画反了)为一个正交相关器,可以产生一个表明VCO与输入频率平均偏差有多大的电压。

A. CDR:Clock-Data Recovery,数据时钟恢复,是现代高速串行通信的基础。

CDR的功能为:从输入的信号的频谱中提取出时钟,该时钟将被用于数据重定向(即:将含有噪声的输入信号在最佳采样时刻重新采样,以消除噪声)以及对数字系统的同步等。

CDR的设计通常会带有边沿检测器,上图中之所以采用D触发器而不是别的器件来实现时钟与输入信号的1bit乘法,其本质是使用了D触发器的边沿检测器;而图中的PD也带有边沿检测功能。这么做的原因是:

各版《通信原理》也会详细讲解这个问题:NRZ二进制信号中并不含有时钟的频率成分,边沿检测的功能就是从原信号恢复出该频率成分。对于上图而言,在边沿检测后,频谱中会出现一个10GHz的峰供PLL锁定。在一些速度极高的电路中,该功能可能会采用其他一些非线性效应(指除了晶体管开关以外)实现。

在学习《通信原理》前我会疑惑:为什么10Gbps的随机信号不包含10GHz的成分?而经过简单的傅里叶变换的数学推导后可知,10Gbps的NRZ信号中,10GHz处是一个凹陷:没有该频率成分;而RZ信号中,10GHz处会有一个离散的峰值。因此用于CDR的PLL的设计变得非常容易。

此外,[Behzad Razavi - Design of Integrated Circuits for Optical Communications, Second Edition](我感觉是一个非常好的CDR技术入门教材,从中学到了很多)这本书中还写了一个用于突发模式(Burst-Mode)的CDR与数据重定位电路,印在了这本书的封面上:

突发模式中,数据流是以一小串一小串的脉冲形式到达接收端的,例如无源光网络中服务端需要处理的,来自各个客户端的分时复用信息流。

这个非常精简的电路基于门控振荡器(Gated-Oscillator),它假设可以实现在接收到上升沿后在很短时间内就可以开始震荡的振荡器,这种震荡器将在数据到达后短期内和数据保持同相。在实际应用中会加入一些辅助电路(例如锁频环路)

Q006. 7400逻辑门最快的是哪个系列?

A. 该问题的答案取决于“快”要如何定义

  • 大多数时候人们定义逻辑们的速度是其传播延迟(tpd)
  • 在一些应用场合人们会关注其上升或下降速度(tr/tf)
  • 而在类似PLL的应用中比较重要的参数是工作频率,该参数不一定与其他二者直接相关(取决于内部设计)

这每一个参数都是随着供电电压和负载大小变化而变的。以下讨论全部都是关于15pF标准负载下的传播延迟,未来可能会试着去补全其他参数。

TTL系列产品的速度和功耗总结如下:

[https://www.physics.mcmaster.ca/phys4d06/Lab/chapter6.htm]

[https://www.brown.edu/Departments/Engineering/Labs/ddzo/speed.html]

CMOS型号可以工作在更广的工作区内,此外CMOS电路的速度和供电电压间存在比较简单的关系,因此能找到很多速度-供电电压的曲线,下图来自[Texas Instruments- Logic Guide 2017, sdyu001ab]。我在原图的基础上补上了TTL的数据,但TTL芯片一般只会写出4.5-5.5V的工作区间以及5V,15pF时的上升速度参数,此外的数据我最近困在家,也一时没法测试,只能画一条短线标识。

根据这张图,AVC和AHC这两个器件在低压时是速度最快的,5V时AS(亦称F)和S是最快的,但后二者功耗巨大。

这是在正常工作区域内的Typical情形,网上有人表示如果仅仅是追求速度,不考虑功耗和寿命的话,可以将AUC推到其极限工作电压3.6V附近。通过该方法,Hackaday上有人测得463ps的传播延迟!

此外还有一个值得一提的:Potato PO54/74G 系列产品,其性能稍好于AVC/AHC,最大tph为1.5ns,上升时间800ps。

Q005. 为何芯片内布线有时也会采用45度走线?

A. (MMIC除外)芯片内布线大部分时候用的是直角走线,主要是设计的规范化。在一些特殊情形下(例如功率MOSFET的接触区),45度走线可以构造出一些更高密度,更均匀的图形。

最常见的45度走线出现在例如总线和电源环这种宽,靠近边缘的场合,主要目的是减弱应力,减少生产缺陷。

[Ref: Alan Hastings - The Art of Analog Layout. Chap. 12, 14]

Q004. 既然大部分书籍都说BJT的速度,效率等都领先于MOSFET,为何市面上大部分开关电源都使用MOSFET?

A.这里的速度效率的领先体现在小信号和电流型应用里,对于开关大信号响应,BJT有一个致命的问题是大注入下的(少子)电荷储存问题。简单而言:在集电结正偏,饱和状态工作的BJT会在中性基区和中性集电区累积少子,在关断信号到达后存储电荷开始通过复合和扩散消失,只有当累积的少子消耗完后BJT才可以关断。体现在波形上就是延迟且缓慢的上升沿。

电荷储存问题使得驱动电路的设计变得困难,下图是一个经过优化的BJT开关驱动波形。

现代MOSFET在完全开启时的压降(尤其是小电流时)已经很低。而提高BJT的性能往往以牺牲增益为代价,牺牲增益意味着需要从基级输入的电流增加,不但增加功耗还使控制电路的设计变得更加困难。

以上这些因素使得BJT的性能弱于MOSFET。在早期因为不在乎磁性元件的体积(因此开关速度可以慢一些),而且MOSFET的性能并不好,BJT是广泛应用的固态开关元件。后来随制造技术的进步MOSFET才成为主流。

Q003. BiCMOS有何优点?能否直观地表示出来?

A. BiCMOS允许在同一个芯片内集成Bipolar和CMOS(新一些的,以ST为代表的,还把DMOS也加进来了)其意图是结合Bipolar和CMOS的优点。最早提出BiMOS的论文[H.C.Lin, Ramachandra Iyer - A Monolithic MOS-Bipolar Audio Amplifier]里有这样一个表格:

MOS Bipolar
特点
高输入阻抗,电压驱动型 低输入阻抗,电流驱动型
高密度 低密度
低gm/ID<1 高gm/IC=40
高通道电阻,效率有限,为了高gm需要大面积 低饱和电阻
容性负载下速度慢 高速
适用场合
低级(指输入级) 高级(指输出级)

第一个使用BiCMOS做LSI的日本论文[H. Higuchi, G. Kitsukawa, et al.- Performance and Structures of Scaled-Down Bipolar Devices Merged with CMOSFETs]里给出了一些具体的数字:

BiCMOS的两个目标:使用CMOS解决数字部分和起门控作用的电路部分以降低功耗,使用BJT做模拟放大器和驱动级以提高驱动能力,加快模拟电路速度,减小噪声。此外因为CMOS可以制作较大且均匀的阻抗,在电流源和有源负载等场合也是不错的选择。

上图为[B. Razavi - Principles of Data Conversion System Design]一书中列出的一个比较现代的BiCMOS运放设计,Bipolar以Cascode方式提供增益。 [A. R. Alvarez - BiCMOS Technology and Applications, chap.1]总结BiCMOS的优势为:

  1. 快于纯CMOS的速度
  2. 低于纯Bipolar的功耗(降低封装和PCB散热难度)
  3. 更灵活的IO设计(TTL,CMOS和ECL)
  4. 提高模拟电路性能
  5. 防止闩锁效应
  6. 削弱容性负载对CMOS输出级性能的影响
  7. 减弱对温度和工艺的敏感度

缺点为:工艺的复杂性,导致更高的成本和更长的生产周期(但因为CMOS的成本随着工艺节点缩小,成本已经在快速增加,结合BiCMOS带来的影响显得没那么显著了)

当然,这是一本1990年的书,今天情况可能有所不同,这个疑问留到未来解答吧。

Q002. 为何早期的MOS数字电路采用反直觉的PMOS+负逻辑电平来做?

A. 因为生产设备的污染和早期无尘车间的性能限制,以钠为代表的离子沾染问题在早期(70年代左右)的制程里无法避免。对于bipolar工艺这不是太大的问题,而对依靠表面区域工作的MOS器件而言是致命的。正离子会损害NMOS的性能,因此即便人类早就知道NMOS的速度比PMOS快,也不会用NMOS或者CMOS来做逻辑电路。

此外负逻辑电平是一种抽象化的习惯性表示而已。当时主流的逻辑电路设计还是用的TTL,若规定TTL按照直觉的“低电平是0,高电平是1”是正逻辑的话,PMOS电路做出的简单逻辑门在同样条件下显得行为相反,因此规定PMOS在设计时用负逻辑表示以减少歧义。

Q001. 为何硅bipolar工艺中放大器少采用闭环架构?

A. 首先,闭环要求非常高的增益,而硅bipolar工艺中用作高阻抗有源负载的PNP管速度较慢,若追求高增益而采用PNP作为有源负载会导致截止频率快速下降,用bipolar做性能好的闭环放大器难以发挥出该工艺下的理想性能,因此通常采用开环。[ ref: Razavi - Principles of Data Conversion System Design, Chap. 7 ]

Q000. 为何市面上的各类放大器不能仅用增益带宽积(GBW)表征,还要加入诸如压摆率(SR)这样的辅助指标?

A. GBW仅表征小信号下的响应,是将该系统近似为一阶线性系统,而现实中该条件是无法成立的。在大信号响应中,放大器内部会进入非线性工作模式,之后再恢复到线性(当然有一些设计可能无法恢复就进入了错误的工作状态,这需要看具体的应用场合)。一个简单的例子是五管运放:

在输入大信号时,(假设M1的G是正输入端)M1导通程度远大于M2,M2几乎关断,此时M3和M4的电流镜将向CL输送和Iss一样的电流。反之M2是正输入端时CL将被抽取Iss的电流。注意已经于该系统在正常工作下的行为不同了。

在其他一些放大器设计中也会出现因为输入信号幅度过大导致部分管子离开正常工作区域,例如电流源离开饱和区进入线性区从而产生非线性响应。[Ref: Behzad Razavi - Design of Analog CMOS Integrated Circuits;  R. Jacob Baker - CMOS Circuit Design, Layout, and Simulation]

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